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Schulungsübersicht
Grundlagen der RISC-V-Architektur und Überblick über das Ökosystem
RISC-V-IS-Landschaft und Branchenadoptierung
- Philosophie offener IS-A und die Landschaft der Standardisierung durch RISC-V International
- Mentales Modell von RISC-V: Load-Store-Architektur, Registerdatei, Byte-Reihenfolge
- Vergleich mit ARM, x86 und POWER: Trade-offs für heterogene Computingsystemarchitekturen
- Reifegradbewertung des Ökosystems: SiFive, T-Head, Western Digital und die wachsende Open-Source-Silizium-Community
- Standardisierte Schnittstellen: RISC-V Privileged ISA, Machine Software Abstraction Layer (MSBL)
Speichermodelle und ABI-Konformität
- Spezifikation der Unprivileged Architecture: CSR-Map, Exception-Handling und Speicherhierarchien
- Instruktionsätze RV32I / RV64I und ABI-Konformität für plattformübergreifende Binärportabilität
- Konventionen zur Speicherreihenfolge und Barrier-Instruktionen für Multiprozessorsysteme
RISC-V-Assembly-Programmierung und Compiler-Toolchain
Programmierpraxis auf niedriger Ebene
- Grundlegende Integer-Instruktionen (I), Multiply/Divide (M), Erweiterungen für atomare Operationen (A)
- Bitness-bewusste Programmierstrategien für 32-Bit- und 64-Bit-RISC-Zielplattformen
- Aufrufkonventionen und Stapelrahmenmanagement für eingebettete und Echtzeit-Softwaresysteme
Kompetenz im Compiler-Toolchain
- LLVM-basierte Compiler-Toolchain: Clang, LLVM, Binutils für RISC-V Cross-Kompilierung
- Linker-Skripte, Sektionen und Speicherauslegungskonfiguration für Bare-Metal- und RTOS-Umgebungen
- Compiler-Intrinsiken, Optimierungsebenen und profiling-gesteuerte Code-Tuning
- Entwicklungsworkflows für Open-Source-Toolchains: Erstellung, Testen und Verpackung benutzerdefinierter GCC/Clang-Toolchains
Entwicklung eingebetteter Systeme und Echtzeit-Betriebssysteme
Bare-Metal- und RTOS-Programmierung
- Rust Systems Programming für RISC-V: kostelose Abstraktionen, unsichere Speicherverwaltung und Bare-Metal-Entwicklung
- No-Std-Umgebungen: benutzerdefinierte Linker, Gerätetreiberentwicklung und memory-mapped I/O
- Zephyr RTOS und Buildroot BSP-Entwicklung für RISC-Zielplattformen
- Peripherie-Schnittstellen: GPIO, I2C, SPI, UART und DMA-Controller-Programmierung
Energieverbrauch- und Leistungsoptimierung
- Clock Gating, Power-Domain-Management und Optimierung von Low-Power-Modi
- Zyklengenau Leistungsvergleich mit Simulationsprofilern und Hardware-Leistungszählern
- Tuning der Echtzeit-Interrupt-Latenz für sicherheitskritische Anwendungen
Linux-Kernel- und Bootloader-Entwicklung für RISC-V
Boot-Firmware- und Bootloader-Ökosystem
- OpenSBI (Implementierung der SBI-Spezifikation): Entwicklung von Bootloader-Firmware
- UEFI/EDK II auf RISC-V: Entwicklung moderner Firmware-Boot-Stacks
- Portierung von Coreboot und U-Boot für RISC-Einplatinencomputer
Integration des Linux-Kernels
- Beiträge zum Mainline-Kernel von RISC-V: Device-Tree-Overlays, CPU-Topologie und Entwicklung von Interrupt-Controller-Treibern (AIA)
- Entwicklung von Vendor BSPs und Kernel-Konfiguration für benutzerdefinierte SoC-Plattformen
- Dateisystemsupport, Networking-Stack und Containerisierungssupport (Docker, Kubernetes) auf RISC-W-Gastsystemen
RISC-V-SoC-Design und FPGA-Prototyping
Multicore-SoC-Architektur und Integration
- Network-on-Chip (NoC) Design-Methodologien für RISC-V-Multicore-Prozessoren
- Axi4/CHI Cache-Kohärenz und Inter-Prozessor-Kommunikationsprotokolle
- Integration von Open-Source-IP: OpenCores, ChIPS Framework und Vendor-RTL-Komponenten
- Bus-Matrix-Design und Integration von Speichercontrollern (DDR, SRAM, eMMC, PCIe)
FPGA-basiertes Prozessor-Prototyping
- FPGA-Synthese und Implementierung von RISC-V-Kernen (z. B. BOOM, VexRiscv, PULP)
- SystemVerilog Assertions (SVA) und UVM-basierte methodische funktionale Verifikation
- Formale Verifizierungstools und eigenschaftsbasiertes Testen zur Validierung von RISC-V-Kernen
RISC-V-Vektorerweiterungen und domänenspezifische Beschleunigung
Tiefgehende Analyse der RVV (RISC-V Vector) Erweiterung
- Vector Load/Store, Vector-Fused Multiply-Add (VFMA) und Beschleunigung von Matrixberechnungen
- Vektoroperationen variabler Länge (VL, VLEN) für worklast-optimierte SIMD-Ausführung
- Vector-Mask-Operationen, Segmentkontrolle und Datentypflexibilität für DSP- und ML-Workloads
Benutzerdefiniertes DSP- und domänenspezifisches Instruktionsdesign
- Konzeptierung von domänenspezifischen Beschleunigern durch benutzerdefinierte Erweiterungen und CBAR-basierte Operand-Schnittstellen
- Anpassung des Compiler-Frontends für die Generierung benutzerdefinierter Instruktionen und Code-Emmission
- Strategien zur Hardware-Software-Partitionierung für die Integration von Beschleunigern in Produktions-SoCs
KI-Beschleunigung und Edge-Machine-Learning auf RISC-V
NPU-Design und Integration für RISC-V-Prozessoren
- Neural Processing Unit Architektur: systolische Arrays, Tensor-Kerne und Gewichtskomprimierung für On-Chip-KI-Beschleunigung
- Modellquantisierungstechniken (INT8, INT4, FP8) für Edge-Deployments auf RISC-V
- Rahmenkompatibilität: TensorFlow Lite Micro, ONNX Runtime und PyTorch Edge auf RISC-Zielplattformen
Heterogenes Computing für KI-Workloads
- Co-Design des RISC-W-Host-CPU mit KI-Beschleuniger-NPU für Echtzeit-Inferenzpipelines
- Optimierung der Speichersubsysteme: HBM/DDR-Bandbreitenmanagement für ML-Modellgewichte und Aktivierungen
- Thermisches und Leistungsbudgeting für Edge-AI-Inferenzsysteme
Hardware-Sicherheit und Confidential Computing auf RISC-V
Physischer Speicherschutz und Trusted Execution
- Physical Memory Protection (PMP) und Sicherheitsmechanismen des Page Table Walkers
- Secure Enclave/TEE-Architekturen für RISC-V: OP-TEE-Integration, SEV-ähnliche vertrauenswürdige Ausführungsumgebungen
- Sicherheit der Boot-Kette: Root of Trust, Secure Boot und Measured Launch Attestation
Kryptographische Beschleunigung
- RISC-W-kryptografische Erweiterungen (Zk, Zkr, K-Erweiterungen): SHA-, AES-, RSA-, RSA-PSS- und ECC-Beschleunigung
- Integration von Post-Quanten-Kryptographie (PQC) für RISC-V-Prozessoren der nächsten Generation
- Techniken zur Minderung von Side-Channel-Angriffen: Constant-Time Programming, Masking und Hardware-Zufallszahlengeneratoren
Fortschrittliches benutzerdefiniertes Architektur- und ISA-Erweiterungsdesign
Domänenspezifische Architektur und benutzerdefinierte Instruktionserweiterungen
- Methodik zum Design von ISA-Erweiterungen: Codierung, Codierungstabellen, ABI-Auswirkungsanalyse und Übermittlungsprozess der Spezifikation an RISC-V International
- Design benutzerdefinierter Registerdateien mit CBAR (Custom Base Address Registers) zur Operanden-Zustellung
- Instruktions-Pipelining, Hazard-Erkennung und Pipeline-Modifikationen für benutzerdefinierte Erweiterungen
Verifizierung und Signoff von Änderungen an der benutzerdefinierten Architektur
- Testbench-Design für benutzerdefinierte Erweiterungen: Directed vs. Constraint-Random Stimulus Generation
- Regressionstest-Frameworks und abdeckungsgetriebene Verifikation für architektonische Änderungen
- Interoperabilitätstests: Sicherstellung, dass benutzerdefinierte Instruktionen innerhalb etablierter ABI-Einschränkungen funktionieren
Sicherheitskritische und Automotive-RISC-V-Anwendungen
Funktionale Sicherheit und Konformität mit Automotive-Standards
- ISO 26262 funktionale Sicherheitskonformität für RISC-W-Automotive-Prozessoren
- ASIL-Q-Klassifizierung und Entwicklung von Safety-Manuals für RISC-V-Silizium-IP
- Deterministisches Interrupt-Handling, Lockstep-Core-Paare und Speicherschutz für sicherheitskritische RISC-V-Systeme
Industrielle Echtzeit- und Edge-Computing-Anwendungen
- IEC 61508 SIL-Konformität und deterministisches Scheduling auf RISC-V-Multicore-Plattformen
- Entwicklung von Industrial-IoT-Gateways mit RISC-V: Konnektivität, Edge-Analytics und OTA-Firmware-Aktualisierungssysteme
Capstone-Projekt: End-to-End RISC-V Systementwicklung
Vollständiges Lebenszyklusprojekt
- Architekturspezifikation: Design von ISA-Erweiterungen und Konfiguration des Kerns für einen definierten Anwendungsfall
- RTL-Implementierung in SystemVerilog mit UVM-Testbenches und formaler Verifikationsabdeckung
- FPGA-Prototyping, Entwicklung der Boot-Firmware und Integration des Bare-Metal-Treiberstapels
- BSP- und Toolchain-Anpassung für den benutzerdefinierten RISC-V-Kern unter Linux
- Deployement von KI-Workloads: NPU-Integration, Modellquantisierung und Leistungsbenchmarking
- Sicherheitsvalidierung: Durchsetzung von PMP, Secure Boot und Benchmarking der kryptografischen Beschleunigung
- Dokumentation der technischen Architektur, Analyse der IP-Strategie und Präsentation vor dem fachübergreifenden Team
21 Stunden
Erfahrungsberichte (2)
Die Erklärungen und Interaktivität des Trainers waren ausgezeichnet; er hat das Thema wirklich gut vermittelt. Obwohl ich wahrscheinlich nicht erfahren genug war, habe ich dennoch sehr viel daraus gelernt!
Pieter Bruynseels - Spot Buy Center BV
Kurs - Design Patterns
Maschinelle Übersetzung
Ich mochte die Plattform, die wir verwendet haben. Sie war wirklich gut und einfach zu bedienen. Ich mochte den TypeScript-Bereich, insbesondere den Teil über Namespaces und Module.
Robert - DB Global Technology
Kurs - JavaScript - Advanced Programming
Maschinelle Übersetzung
