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Schulungsübersicht
RISC-V-Architekturgrundlagen und Ökosystem-Übersicht
RISC-V-ISA-Landschaft und Industrieakzeptanz
- Open-ISA-Philosophie und die RISC-V-International-Standardisierungslandschaft
- Modell von RISC-V: Load-Store-Architektur, Registerdatei, Byte-Ordnung
- Vergleich mit ARM, x86 und POWER: Kompromisse für heterogene Computing-Architekturen
- Ökosystem-Reifegrad-Bewertung: SiFive, T-Head, Western Digital und die wachsende Open-Source-Silizium-Community
- Standardisierte Schnittstellen: RISC-V Privileged ISA, Machine Software Abstraction Layer (MSBL)
Speichermodelle und ABI-Konformität
- Unprivileged-Architektur-Spezifikation: CSR-Map, Ausnahmebehandlung und Speicherhierarchien
- RV32I / RV64I-Befehlssätze und ABI-Konformität für plattformübergreifende Binärportierbarkeit
- Speicherordnungskonventionen und Barrier-Befehle für Multiprozessor-Systeme
RISC-V-Assembly-Programmierung und Compiler-Toolchain
Low-Level-Befehlsprogrammierung
- Basische Integer-Befehle (I), Multiplizier-/Divide- (M), Atomare Operationen (A) Erweiterungen
- Bewusste Programmierungsstrategien für 32-Bit- und 64-Bit-RISC-V-Zielplattformen
- Aufrufkonventionen und Stack-Frame-Verwaltung für eingebettete und Echtzeit-Softwaresysteme
Compiler-Toolchain-Vertrautheit
- LLVM-basierte Compiler-Toolchain: Clang, LLVM, Binutils für RISC-V-Cross-Kompilierung
- Linker-Skripte, Sektionen und Speicherlayout-Konfiguration für Bare-Metal- und RTOS-Umgebungen
- Compiler-Intrinsics, Optimierungsstufen und profilgesteuerte Code-Optimierung
- Open-Source-Toolchain-Entwicklungsworkflows: Aufbau, Test und Paketierung eigener GCC/Clang-Toolchains
Eingebettete Systementwicklung und Echtzeit-Betriebssysteme
Bare-Metal- und RTOS-Programmierung
- Rust-Systemprogrammierung für RISC-V: kostenfreie Abstraktionen, unsichere Speicherverwaltung und Bare-Metal-Entwicklung
- No-Std-Umgebungen: Custom-Linker, Geräte-Treiber-Entwicklung und Speicherabgebene E/A
- Zephyr RTOS und Buildroot BSP-Entwicklung für RISC-V-Zielplattformen
- Peripherie-Schnittstellen: GPIO, I2C, SPI, UART und DMA-Controller-Programmierung
Leistungs- und Performance-Optimierung
- Clock-Gating, Leistungsdomänenverwaltung und Low-Power-Modus-Optimierung
- Cycle-akkurate Leistungsanalyse mit Simulationsprofilern und Hardware-Performance-Countern
- Echtzeit-Interrupt-Latenz-Abstimmung für sicherheitskritische Anwendungen
Linux-Kernel- und Bootloader-Entwicklung für RISC-V
Boot-Firmware- und Bootloader-Ökosystem
- OpenSBI (SBI-Spezifikationsimplementierung): Bootloader-Firmware-Entwicklung
- UEFI/EDK II auf RISC-V: Entwicklung moderner Firmware-Boot-Stacks
- Coreboot und U-Boot-Portierung für RISC-V-Einzelplatinencomputer
Linux-Kernel-Integration
- RISC-V-Mainline-Kernel-Beiträge: Device-Tree-Overlays, CPU-Topologie und Interrupt-Controller (AIA) Treiberentwicklung
- Vendor-BSP-Entwicklung und Kernel-Konfiguration für Custom-SoC-Plattformen
- Dateisystemunterstützung, Netzwerk-Stack und Containerisierung (Docker, Kubernetes) auf RISC-V-Hostsystemen
RISC-V-SoC-Design und FPGA-Prototyping
Multi-Core-SoC-Architektur und Integration
- Network-on-Chip (NoC) Designmethoden für RISC-V-Multi-Core-Prozessoren
- Axi4/CHI-Speichercohärenz und Inter-Prozessorkommunikationsprotokolle
- Open-Source-IP-Integration: OpenCores, ChIPS Framework und Vendor-RTL-Komponenten
- Bus-Matrix-Design und Speichercontroller-Integration (DDR, SRAM, eMMC, PCIe)
FPGA-basiertes Prozessor-Prototyping
- FPGA-Synthese und Implementierung von RISC-V-Kernen (z. B. BOOM, VexRiscv, PULP)
- SystemVerilog Assertions (SVA) und UVM-basierte Funktionsverifizierungsmethodik
- Formale Verifizierungswerkzeuge und property-basiertes Testing für RISC-V-Kern-Validierung
RISC-V-Vektor-Erweiterungen und domänenspezifische Beschleunigung
RVV (RISC-V Vector) Extension Deep Dive
- Vektor-Load/Store, Vektor-fused Multiply-Add (VFMA) und Matrix-Berechnungsbeschleunigung
- Variable-Länge-Vektor-Operationen (VL, VLEN) für workload-optimierte SIMD-Ausführung
- Vektor-Masken-Operationen, Segmentsteuerung und Datentypflexibilität für DSP- und ML-Workloads
Custom-DSP- und domänenspezifische Instruktionsdesign
- Entwicklung domänenspezifischer Beschleuniger durch Custom-Erweiterungen und CBAR-basierte Operandenschnittstellen
- Compiler-Frontend-Modifikationen für Custom-Instruktionsgenerierung und Code-Emission
- Hardware-Software-Partitionierungsstrategien für Beschleuniger-Integration in Produktions-SOCs
KI-Beschleunigung und Edge-Machine-Learning auf RISC-V
NPU-Design und Integration für RISC-V-Prozessoren
- Neural Processing Unit-Architektur: Systolic Arrays, Tensor Cores und Gewichts-Kompression für On-Chip-KI-Beschleunigung
- Modell-Quantisierungstechniken (INT8, INT4, FP8) für Edge-Bereitstellung auf RISC-V
- Framework-Kompatibilität: TensorFlow Lite Micro, ONNX Runtime und PyTorch Edge auf RISC-V-Zielplattformen
Heterogenes Computing für KI-Workloads
- Ko-Design von RISC-V-Host-CPU mit KI-Beschleuniger-NPU für Echtzeit-Inferenz-Pipelines
- Speichersubsystem-Optimierung: HBM/DDR-Bandbreitenverwaltung für ML-Modellgewichte und Aktivierungen
- Thermische und Leistungsbudgetierung für Edge-KI-Inferenz-Systeme
Hardware-Sicherheit und Vertrauliches Computing auf RISC-V
Physischer Speicherschutz und Vertrauenswürdige Ausführung
- Physischer Speicherschutz (PMP) und Page-Table-Walker-Sicherheitsmechanismen
- Secure Enclave/TEE-Architekturen für RISC-V: OP-TEE-Integration, SEV-Klasse vertrauenswürdige Ausführungsumgebungen
- Boot-Ketten-Sicherheit: Root of Trust, Secure Boot und Measured Launch Attestation
Kryptographische Beschleunigung
- RISC-V-kryptographische Erweiterungen (Zk, Zkr, K Extensions): SHA, AES, RSA, RSA-PSS und ECC-Beschleunigung
- Post-Quanten-Kryptographie (PQC) Integration für RISC-V-Prozessoren der nächsten Generation
- Minderkanalangriff-Minderungstechniken: Constant-Time-Programmierung, Masking und Hardware-Zufallszahlengeneratoren
Advanced Custom Architecture und ISA-Erweiterungsdesign
Domänenspezifische Architektur und Custom-Instruktions-Erweiterungen
- ISA-Erweiterungsdesign-Methodik: Encoding, Encoding-Tabellen, ABI-Impact-Analyse und RISC-V-International-Spezifikationsübermittlungsprozess
- Custom-Registerdatei-Design mit CBAR (Custom Base Address Registers) für Operand-Disposition
- Instruktionspipelining, Hazard-Erkennung und Pipeline-Modifikationen für Custom-Erweiterungen
Verifizierung und Signoff von Custom-Architektur-Änderungen
- Testbank-Design für Custom-Erweiterungen: Gesteuert vs. Constraint-Zufällig-Stimulierungsgenerierung
- Regressionstest-Frameworks und coverage-getriebene Verifizierung für Architekturmodifikationen
- Interoperabilitätstests: Sicherstellen, dass Custom-Instruktionen innerhalb etablierter ABI-Constraints funktionieren
Sicherheitskritische und Automotive-RISC-V-Anwendungen
Funktionale Sicherheit und Automotive-Standardkonformität
- ISO 26262 funktionale Sicherheit für RISC-V-Automotive-Prozessoren
- ASIL-Q-Klassifizierung und Sicherheitsmanual-Entwicklung für RISC-V-Silizium-IP
- Deterministische Interrupt-Behandlung, Lockstep-Core-Paare und Speicherschutz für sicherheitskritische RISC-V-Systeme
Industrielle Echtzeit- und Edge-Computing-Anwendungen
- IEC 61508 SIL-Konformität und deterministische Scheduling auf RISC-V-Multi-Core-Plattformen
- Industrielle IoT-Gateway-Entwicklung mit RISC-V: Konnektivität, Edge-Analysen und OTA-Firmware-Aktualisierungssysteme
Capstone-Projekt: End-to-End-RISC-V-Systementwicklung
Full-Lifecycle-Projekt
- Architurspezifikation: ISA-Erweiterungen und Core-Konfigurationsdesign für einen definierten Use-Case
- RTL-Implementierung in SystemVerilog mit UVM-Testbenks und formale Verifizierungsabdeckung
- FPGA-Prototyping, Boot-Firmware-Entwicklung und Bare-Metal-Treiber-Stack-Integration
- Linux-BSP und Toolchain-Customization für den Custom-RISC-V-Core
- KI-Workload-Bereitstellung: NPU-Integration, Modell-Quantisierung und Leistungs-Benchmarking
- Sicherheitsvalidierung: PMP-Durchsetzung, Secure Boot und Kryptographie-Beschleunigungs-Benchmarking
- Technische Architektur-Dokumentation, IP-Strategie-Analyse und cross-funktionale Team-Präsentation
Voraussetzungen
Keine Vorkenntnisse erforderlich.
21 Stunden
Erfahrungsberichte (2)
Die Erklärungen und Interaktivität des Trainers waren ausgezeichnet; er hat das Thema wirklich gut vermittelt. Obwohl ich wahrscheinlich nicht erfahren genug war, habe ich dennoch sehr viel daraus gelernt!
Pieter Bruynseels - Spot Buy Center BV
Kurs - Design Patterns
Maschinelle Übersetzung
Ich mochte die Plattform, die wir verwendet haben. Sie war wirklich gut und einfach zu bedienen. Ich mochte den TypeScript-Bereich, insbesondere den Teil über Namespaces und Module.
Robert - DB Global Technology
Kurs - JavaScript - Advanced Programming
Maschinelle Übersetzung
